Muestra las diferencias entre dos versiones de la página.
Ambos lados, revisión anterior Revisión previa Próxima revisión | Revisión previa | ||
clase:asir:fhw:2eval:tema10 [2022/04/06 09:26] admin [GPU] |
clase:asir:fhw:2eval:tema10 [2022/04/06 09:34] (actual) admin [GPU] |
||
---|---|---|---|
Línea 34: | Línea 34: | ||
<note tip> | <note tip> | ||
- | Normalmente en las especificaciones no se suele indicar el número de ALUs o INT32 ya que como ya dijimos en las CPUs " | + | Normalmente en las especificaciones no se suele indicar el número de ALUs o INT32 ya que como ya dijimos en las CPUs " |
</ | </ | ||
Línea 40: | Línea 40: | ||
Los SM internamente se dividen en 4 Processing Blocks o Subcores. Por ello cada subcore consta de: | Los SM internamente se dividen en 4 Processing Blocks o Subcores. Por ello cada subcore consta de: | ||
* 16 CUDA Cores | * 16 CUDA Cores | ||
+ | * 16 ALUs | ||
* 2 Tensor Cores | * 2 Tensor Cores | ||
* Registros | * Registros | ||
Línea 51: | Línea 52: | ||
{{: | {{: | ||
- | {{ : | + | {{: |
{{: | {{: |