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clase:asir:fhw:2eval:tema10

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clase:asir:fhw:2eval:tema10 [2022/04/06 09:25]
admin [GPU]
clase:asir:fhw:2eval:tema10 [2022/04/06 09:34] (actual)
admin [GPU]
Línea 34: Línea 34:
  
 <note tip> <note tip>
-Normalmente en las especificaciones no se suele indicar el número de ALUs o INT32 ya que como ya dijimos en las CPUs "ocupan" poco espacio en comparación con una FP32 (o CUDA Core)+Normalmente en las especificaciones no se suele indicar el número de ALUs o INT32 ya que como ya dijimos en las CPUs "ocupan" poco espacio en comparación con una FP32 o FP64 (o CUDA Core)
 </note> </note>
  
Línea 40: Línea 40:
 Los SM internamente se dividen en  4 Processing Blocks o Subcores. Por ello cada subcore consta de: Los SM internamente se dividen en  4 Processing Blocks o Subcores. Por ello cada subcore consta de:
   * 16 CUDA Cores   * 16 CUDA Cores
 +  * 16 ALUs
   * 2 Tensor Cores   * 2 Tensor Cores
   * Registros   * Registros
Línea 51: Línea 52:
 {{:clase:asir:fhw:2eval:arquitectura_nvidia.png|}} {{:clase:asir:fhw:2eval:arquitectura_nvidia.png|}}
  
-{{ :clase:asir:fhw:2eval:tu102.png?direct&600 |}}+{{:clase:asir:fhw:2eval:tu102.png?direct&600|}}
  
 {{:clase:asir:fhw:2eval:streaming_multiprocessor.png?600|}} {{:clase:asir:fhw:2eval:streaming_multiprocessor.png?600|}}
clase/asir/fhw/2eval/tema10.1649229958.txt.gz · Última modificación: 2022/04/06 09:25 por admin