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clase:asir:fhw:2eval:tema10

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clase:asir:fhw:2eval:tema10 [2022/04/05 21:55]
admin [Arquitecturas de GPU]
clase:asir:fhw:2eval:tema10 [2022/04/06 09:34] (actual)
admin [GPU]
Línea 25: Línea 25:
 La siguiente arquitectura es de una Tarjeta gŕafica "NVIDIA Quadro RTX 6000" con arquitectura Turing  y GPU **TU102** La siguiente arquitectura es de una Tarjeta gŕafica "NVIDIA Quadro RTX 6000" con arquitectura Turing  y GPU **TU102**
  
-  * GPU. Cache L2 +  * GPU Processing Clusters o GPC. Cache L2 
-    * 72 Streaming Multiprocessor o SM. Cache L1 +    * 6 Texture Processing Clusters TPC 
-      * 64 CUDA Cores: Cada CUDA Core es una FPU. Tambien llamado FP32. Ya que ejecutan operaciones con números en coma flotante de 32 bits. +      * 2 Streaming Multiprocessor o SM. Cache L1 
-      * 64 ALUs: A las ALU se les llama INT32 ya que ejecutan operaciones con números enteros de 32 bits +        * 64 CUDA Cores: Cada CUDA Core es una FPU. Tambien llamado FP32. Ya que ejecutan operaciones con números en coma flotante de 32 bits. 
-      * 8 Tensor Cores: Multiplicación y suma de matrices (ALUS o FPUs). Se usan en inteligencia artificial (Redes neuronales) +        * 64 ALUs: A las ALU se les llama INT32 ya que ejecutan operaciones con números enteros de 32 bits 
-      * 1 RTX core: Trazado de rayos en video juegos.+        * 8 Tensor Cores: Multiplicación y suma de matrices (ALUS o FPUs). Se usan en inteligencia artificial (Redes neuronales) 
 +        * 1 RTX core: Trazado de rayos en video juegos.
  
 <note tip> <note tip>
-Normalmente en las especificaciones no se suele indicar el número de ALUs o INT32 ya que como ya dijimos en las CPUs "ocupan" poco espacio en comparación con una FP32 (o CUDA Core)+Normalmente en las especificaciones no se suele indicar el número de ALUs o INT32 ya que como ya dijimos en las CPUs "ocupan" poco espacio en comparación con una FP32 o FP64 (o CUDA Core)
 </note> </note>
  
Línea 39: Línea 40:
 Los SM internamente se dividen en  4 Processing Blocks o Subcores. Por ello cada subcore consta de: Los SM internamente se dividen en  4 Processing Blocks o Subcores. Por ello cada subcore consta de:
   * 16 CUDA Cores   * 16 CUDA Cores
 +  * 16 ALUs
   * 2 Tensor Cores   * 2 Tensor Cores
   * Registros   * Registros
Línea 49: Línea 51:
  
 {{:clase:asir:fhw:2eval:arquitectura_nvidia.png|}} {{:clase:asir:fhw:2eval:arquitectura_nvidia.png|}}
 +
 +{{:clase:asir:fhw:2eval:tu102.png?direct&600|}}
  
 {{:clase:asir:fhw:2eval:streaming_multiprocessor.png?600|}} {{:clase:asir:fhw:2eval:streaming_multiprocessor.png?600|}}
clase/asir/fhw/2eval/tema10.1649188550.txt.gz · Última modificación: 2022/04/05 21:55 por admin